Full Text

Tempus – одна из программ Европейского союза, направленная на содействие развитию систем высшего образования в странах-партнерах (не членах ЕС). Основная задача программы – расширение сотрудничества в области высшего образования между Европейским союзом и странами-партнерами в контексте реализации Лиссабонской стратегии и Болонского процесса. Программа является одной из самых продолжительных, ее первый этап начался в 1990 г. В России программа действует с 1994 г. Очередной этап программы – Tempus IV – начался в 2007 г. В рамках Tempus IV реализуются 2 типа проектов: совместные проекты (Joint Projects) и структурные меры (Structural Measures). Главной целью большинства совместных проектов является развитие потенциала высших учебных заведений стран-партнеров. В основе проектов – многосторонние партнерства высших учебных заведений стран ЕС и стран-партнеров. Совместные проекты должны способствовать обмену знаниями и положительным опытом между университетами стран ЕС и стран-партнеров. Тематика проектов включает в себя разработку образовательных программ, совершенствование управления высшими учебными заведениями, создание тесной взаимосвязи высшего образования и общества [1]. Одним из совместных проектов является проект 530270-Tempus-1-2012-1-UK – Tempus-JPCR, «Green Computing & Communications», координируемый университетом Ньюкасла (Великобритания) [2]. В настоящее время увеличение энергопотребления устройствами вычислительной техники в значительной степени способствует увеличению выбросов парниковых газов [3]. В проекте «Green Computing» («зеленые вычисления» или «экологически ориентированная компьютерная техника») подчеркивается необходимость минимизации воздействия на окружающую среду IT-оборудования за счет снижения потребления энергии. В течение многих лет проектирование электронных и вычислительных систем было направлено в первую очередь на повышение производительности. Сегодня все чаще потребляемая вычислительными устройствами мощность становится таким же важным критерием оптимизации, как, например, надежность и быстродействие. Согласно прогнозу [4] к 2025 г. энергопотребление IT-устройств вырастет практически в 3 раза и составит в одной только Японии 24 млн кВт в год (рис. 1). Потребление электрической энергии интегральной схемой описывается следующим выражением [4]: потребление ЭЭ (Вт·ч) = (активная мощность) × (время работы) + +(энергопотребление в режиме ожидания) × (время ожидания) + + Δ (энергия перехода), (1) где Δ (энергия перехода) – энергия, необходимая для перехода из активного состояния в состояние ожидания. Для снижения энергопотребления интегральных схем необходимо минимизировать каждую составляющую, сохранив при этом работоспособность. С этой целью ведутся разработки маломощных электронных приборов (Low-Power Electron Devices, Low-Power Spin Devices), маломощных статических, динамических и энергонезависимых ОЗУ (Low-Power SRAM, Low-Power DRAM, Low-Power NV-RAM). Также может применяться техника встроенного в чип стробирования мощности (On-Chip Power Gating Technique). Были предложены различные низковольтные технологии [5]. В программируемых логических интегральных схемах (ПЛИС) FPGA уменьшение энергопотребления возможно несколькими способами: - накристальное терминирование; - самосинхронная схемотехника; - снижение напряжения питания; - снижение тактовой частоты. Накристальное терминирование (On-Die Termination) – технология, при которой нагрузочный резистор (для согласования сопротивления) находится внутри полупроводникового чипа, а не на печатной плате. Существуют следующие способы управления энергопотреблением строго самосинхронных микропроцессоров [6]: - отключение неиспользуемых функциональных блоков для уменьшения статического тока утечки; - снижение напряжения питания во время работы до минимально возможного уровня, достаточного для решения требуемых вычислительных задач с целью уменьшения динамической составляющей энергопотребления. В строгосамосинхронных схемах переключение логических элементов, вызывающее динамическую составляющую энергопотребления, происходит только при обработке данных, при простое схема находится в статическом состоянии. В синхронных микропроцессорах для уменьшения динамической составляющей энергопотребления во время простоя необходимо использовать специальные технические решения, осуществляющие понижение или полное отключение тактовой частоты у некоторых блоков. Для перехода в режим пониженного энергопотребления и возврата из него синхронным процессорам требуется дополнительное время, в течение которого процессор простаивает. Это время может быть значительным, если необходимо перестраивать синтезатор частоты. В отличие от этого в самосинхронных процессорах переход в такой режим происходит автоматически. Потребление энергии происходит только в процессе обработки данных. В остальное время строгосамосинхронный микропроцессор находится в режиме ожидания, пока не произойдет запрос или прерывание. При этом не нужно дополнительного времени на включение неиспользуемых блоков. Эта особенность строгосамосинхронной схемотехники позволяет постоянно использовать режим пониженного энергопотребления без применения дополнительных аппаратных средств, за исключением случая управления напряжением питания. Анализ динамического энергопотребления микросхем, построенных по КМОП-технологии, показывает, что удельное энергопотребление (Вт/МГц) пропорционально квадрату напряжения питания, то есть при уменьшении напряжения питания снижается не только производительность, но и удельное энергопотребление. Таким образом, с точки зрения энергосбережения наиболее выгодным является работа на предельно низкой частоте. В реальном устройстве это невозможно, так как выполнение вычислительных задач необходимо проводить за ограниченное время. Снижение напряжения питания и тактовой частоты неизбежно приведет к росту количества отказов ПЛИС, что недопустимо для вычислительных систем критического применения, используемых в авиации, космонавтике, атомной энергетике, медицине. Для парирования отказов логических элементов ПЛИС FPGA особо ответственных вычислительных систем в [7, 8] рассмотрена система со скользящим резервированием и восстановлением логики. В качестве элементов системы со скользящим резервированием и восстановлением логики (СССРВ) предложены функционально-полные толерантные (ФПТ) элементы, сохраняющие функциональную полноту при заданной модели отказов [9, 10]. Функционально-полный толерантный элемент для модели константных однократных отказов входов реализует функцию (2) или, что-то же самое, функцию (3) Все модификации для однократных константных отказов входов: , , , представляют собой функции трех аргументов f31, f87, обладающие функциональной полнотой и функцию f1 двух аргументов – известный базис Вебба (стрелка Пирса ¯) , . Базис сохраняется и при замыкании соседних входов, например, второго входа с третьим: . Восстановление отказавших основных (резервных) элементов эквивалентно их увеличению при допущении, что они восстанавливаются по мере наступления отказов. Но для восстановления одного элемента надо несколько отказавших. Так, если остаются базисы Вебба (стрелка Пирса¯), , , то для получения базиса необходимо: (4) четыре элемента с таким базисом – два для реализации двух конъюнкций , , один для двухместной операции ИЛИ-НЕ и один инвертор. Если имеется один элемент с одним из базисов , , , , необходима декомпозиция, например, вида , (5) а это два элемента с базисом , и один элемент – всего три. Легко видеть, что даже в случае наличия максимальных базисов , , , для восстановления необходимо минимум три элемента. Восстановление отказавших элементов для ФПТ-базиса эквивалентно дополнительным минимум элементов, максимум , где (INT) – ближайшее меньшее натуральное число. Естественно, в общем случае для различных абстрактных базисов будет иметь место, например, выражение , где r – максимальное требуемое количество отказавших элементов для восстановления исходной функции. Восстановление логики позволяет повысить коэффициент готовности ПЛИС на 15–20 % от максимально возможного выигрыша [7, 11]. Возможные варианты восстановления логики ПЛИС FPGA представлены на рис. 2. Таким образом, при снижении энергопотребления вычислительных систем, построенных на ПЛИС FPGA, необходимо учитывать возможный рост количества отказов логических элементов, а функционально-полные толерантные элементы способны в ряде случаев парировать эти отказы.

About the authors

Olesya Vital'evna Grekova

Email: grekolesyavit@mail.ru

Artem Vladimirovich Grekov

Email: grekartemvl@mail.ru

References

Statistics

Views

Abstract - 44

PDF (Russian) - 22

Refbacks

• There are currently no refbacks.